Laboratory: Digital IC Design Lab / Entwurf digitaler integrierter Schaltkreise
Contents
In diesem Projekt wird den Studenten der Entwurf und die Implementierung integrierter Schaltkreise beigebracht. Die Studenten lernen den kompletten Ablauf vom initialen Architektur-Konzept bis hin zum Modell der funktionsfähigen Hardware (Layout-Level) kennen.
Themen:
Architekturentwurf (Register Transfer Level)
VHDL-Implementierung RTL-Modell
Gatelevel Synthesis mit Design Compiler
Formale Verifikation mit Formality
Simulation mit Modelsim und VCS (RTL und Gatelevel)
Static Timing Analysis mit PrimeTime
Ggf. Layout mit Cadence Encounter / Innovus (Foundation Flow)
Power Estimation mit PrimeTime PX (Postsynthesis und Postlayout)
Einfacher handgeschriebener VHDL-Testbench
Erweiterter Testbench (aus dem Kaeslin-Buch)
Ggf. UVM-basierter Testbench (Constrained Random Verification)
Ggf. SystemC/C++ Referenzmodell
Ggf. Manueller Floorplan
Ablauf:
Implementierung eines einfachen Addierers (Entity, Datenpfad, Register) inklusive sehr einfachem Testbench (Component, Instanzierung sowie RTL-Simulation (Modelsim) und Synthese
Implementierung eines Akkumulators (Mux, FSM) +Tb +Sim +Synthese +formale Verifikation
Erweiterte Testbench anpassen
Postsynthesis-Powerestimation (VCS, PrimeTime, ...)
Ggf. Layoutskripte anpassen und Layout erstellen sowie analysieren
Ggf. Postlayout-Powerestimation
Wiederholung mit größerem Design
Das Projekt beginnt mit einer Einführung. Die Studenten erhalten mehrere aufeinander aufbauende Aufgaben, für deren Bearbeitung sie ausreichend Zeit bekommen. Beim Betreuungstermin werden die Lösungen besprochen, neue Themen eingeführt und dazu neue Aufgaben gestellt. Die Studenten können jederzeit werktags im Labor arbeiten. Sie erhalten einen eigenen Zugang zu unseren Computersystemen. Die Betreuer stehen ihnen für Fragen während der regelmäßigen Termine zur Verfügung. Eine vollständige Bearbeitung aller Aufgaben ist zum Erlangen des Leistungsnachweises erforderlich. Jeder Student arbeitet eigenständig (keine Gruppenarbeit) um den Lerneffekt zu maximieren. (Alle Unterlagen sind in Deutsch gehalten.)
Voraussetzungen
Voraussetzung für die Teilnahme an dem Projekt ist der Bachelor-Abschluss. Bachelor-Studenten werden auch berücksichtigt, wenn sie 120 Credits erreicht haben. Insbesondere ist Grundwissen aus der Vorlesung "Grundgebiete der Informatik III" erforderlich.
Anmeldung
Es werden maximal 8 Plätze angeboten.
Anmeldung per Email an icdesignlab(at)ice.rwth-aachen.de. Bitte gebt bei der Anmeldung Namen, Matrikelnummer, Semesterzahl, Studiengang, und Email-Adresse an. Die Plätze werden nach der Eingangsreihenfolge der Emails vergeben. Für den Fall, dass alle Projektplätze vergeben sind, führen wir eine Warteliste.
Termine
Die Veranstaltung beginnt in der zweiten Vorlesungswoche. Die weiteren Termine werden mit der Gruppe beim ersten Termin abgesprochen. Wir bevorzugen eine Art "Blockveranstaltung", also z.B. einige Tage Vollzeit, oder einen kompletten Tag pro Woche bis alle Aufgaben abgearbeitet sind. Anschließend bekommen die Studenten eine Projektaufgabe, die Sie eigenständig lösen um das gelernte Wissen zu verfestigen. Die Zeiteinteilung ist dann flexibel.